Pada Simposium Teknologi Amerika Utara 2023 hari ini, TSMC telah mengungkapkan detail tambahan tentang rencananya untuk node produksi kelas N2 2nm yang akan datang pada tahun 2025 – 2026 dan seterusnya. Rangkaian teknologi fabrikasi N2 TSMC akan diperluas dengan variasi tambahan, termasuk N2P dengan pengiriman daya di bagian belakang, dan N2X untuk komputasi performa tinggi. Di antara node proses generasi N2 yang akan datang ini, TSMC menyusun peta jalan untuk melanjutkan langkah tanpa henti dalam meningkatkan efisiensi kinerja transistor, mengoptimalkan konsumsi daya, dan meningkatkan kerapatan transistor.
N2 Menjadi Lebih Padat
Proses pembuatan N2 awal TSMC, yang diperkenalkan tahun lalu, akan menjadi simpul pertama pengecoran yang menggunakan transistor gate-all-around (GAAFET), yang oleh TSMC disebut transistor Nanosheet. Keuntungan GAAFET atas transistor FinFET saat ini termasuk arus bocor yang lebih rendah (karena gerbang ada di keempat sisi saluran), serta kemampuan untuk menyesuaikan lebar saluran untuk kinerja yang lebih tinggi atau konsumsi daya yang lebih rendah.
Saat memperkenalkan teknologi ini tahun lalu, TSMC mengatakan akan meningkatkan kinerja transistor sebesar 10% hingga 15% dengan daya dan kompleksitas yang sama, atau mengurangi konsumsi daya sebesar 25% hingga 30% pada jam dan jumlah transistor yang sama. Perusahaan juga mengatakan bahwa N2 akan menawarkan kepadatan chip ‘campuran’ lebih dari 15% lebih besar dari N3E, yang merupakan peningkatan dari peningkatan kepadatan 10% yang diumumkan tahun lalu.
Hari ini, perusahaan mengatakan bahwa pengembangan teknologi N2 berjalan sesuai rencana dan node tersebut akan memasuki produksi volume tinggi pada tahun 2025 (mungkin sangat terlambat pada tahun 2025). Perusahaan juga mengatakan bahwa kinerja transistor Nanosheet GAA-nya mencapai lebih dari 80% dari spesifikasi targetnya dua tahun sebelum memasuki HVM, dan hasil rata-rata IC uji SRAM 256Mb lebih dari 50%.
“Teknologi nanosheet TSMC menunjukkan efisiensi daya yang sangat baik dan Vmin yang lebih rendah, paling cocok untuk paradigma komputasi hemat energi,” bunyi pernyataan TSMC.
| Peningkatan PPA yang Diiklankan dari Teknologi Proses Baru Data diumumkan selama panggilan konferensi, acara, konferensi pers, dan siaran pers | |||||
| TSMC | |||||
| N5 vs N7 | N3 vs N5 | N3E vs N5 | N2 vs N3E | ||
| Kekuatan | -30% | -25-30% | -34% | -25-30% | |
| Pertunjukan | +15% | +10-15% | +18% | +10-15% | |
| Kepadatan Chip* | ? | ? | ~1,3X | >1,15X | |
| Volume Manufaktur | Q2 2022 | H2 2022 | Q2/Q3 2023 | H2 2025 | |
*Kepadatan chip yang diterbitkan oleh TSMC mencerminkan kepadatan chip ‘campuran’ yang terdiri dari 50% logika, 30% SRAM, dan 20% analog.
N2P Mendapat Pengiriman Daya Bagian Belakang Pada Tahun 2026
Keluarga N2 TSMC akan berkembang dan sekitar tahun 2026, ketika perusahaan berencana untuk memperkenalkan teknologi fabrikasi N2P. N2P yang akan menambah power rail bagian belakang ke transistor Nanosheet GAA N2.
Penyaluran daya bagian belakang dimaksudkan untuk memisahkan I/O dan kabel daya dengan menggerakkan rel daya ke belakang, mengatasi tantangan seperti peningkatan melalui resistansi di back-end-of-line (BEOL). Ini, pada gilirannya, akan meningkatkan kinerja transistor dan mengurangi konsumsi dayanya. Selain itu, pengiriman daya bagian belakang menghilangkan beberapa potensi interferensi antara data dan koneksi daya.
Penghantaran daya bagian belakang adalah inovasi yang kepentingannya sulit untuk dilebih-lebihkan. Pembuat chip telah berjuang melawan resistensi dalam sirkuit pengiriman daya chip selama bertahun-tahun, dan jaringan pengiriman daya bagian belakang (PDN) adalah metode lain untuk mengatasinya. Selain itu, memisahkan PDN dan koneksi data juga membantu pengurangan area, sehingga diharapkan N2P dapat lebih meningkatkan kerapatan transistor dibandingkan dengan N2.
Untuk saat ini, TSMC tidak mengungkapkan angka pasti mengenai keunggulan performa, daya, dan area (PPA) N2P dibandingkan N2. Tetapi berdasarkan apa yang kami dengar dari sumber industri, power rail bagian belakang saja dapat membawa peningkatan daya satu digit dan peningkatan kepadatan transistor dua digit.
TSMC mengatakan bahwa N2P akan siap produksi pada tahun 2026, jadi kami dapat berspekulasi bahwa chip berbasis N2P pertama akan tersedia pada tahun 2027. Garis waktu ini akan membuat TSMC kira-kira dua tahun di belakang saingannya Intel dalam hal kekuatan belakang, dengan asumsi mereka dapat mengirimkan proses 20A mereka tepat waktu pada tahun 2024.
N2X: Performa Lebih Banyak
Selain N2P, yang kemungkinan akan menjadi kuda kerja proses generasi 2nm TSMC, TSMC juga menyiapkan N2X. Ini akan menjadi proses fabrikasi yang disesuaikan untuk aplikasi komputasi kinerja tinggi (HPC) seperti CPU kelas atas, yang memerlukan peningkatan voltase dan jam. Pengecoran tidak menguraikan keunggulan spesifik node ini dibandingkan dengan N2, N2P, dan N3X, tetapi seperti halnya semua node yang ditingkatkan kinerjanya, manfaat sebenarnya diharapkan bergantung secara signifikan pada seberapa banyak desain kooptimasi teknologi (DTCO) dipraktikkan. .
